Pre-Silicon · Andes AX66 · FPGA Prototyping

Andes AX66 Pre-Silicon: Linux KVM + Dual LLM Inference on FPGA Before Tape-Out

📅 2026-09-18 ⏱ 10 min read 🔗 Source: Andes/S2C joint press release (2026-09-17), AndesCore AX66 product page

On September 17, 2026, FPGA prototyping vendor S2C announced it had been named Andes Technology's 2026 Partner of the Year — and backed the award with a demo that matters more than the trophy: Andes' flagship AndesCore AX66 RISC-V application processor, mapped as a live quad-core cluster onto an AMD Versal Premium VP1902 FPGA, booting Linux KVM with two virtual machines and running two TinyStories 42M LLMs simultaneously — all before any AX66 silicon exists. The demonstration ran at the AI Infra Summit (September 15–17, Santa Clara Convention Center, booth #1704) on S2C's Prodigy S8-100 prototyping system.

What this article is. A technical breakdown of the AX66 pre-silicon validation demo based on the joint S2C/Andes press release and Andes' official AX66 product documentation. Every hardware figure is taken from those two sources; where we generalize (FPGA bring-up practice, TinyStories context) we say so explicitly. No performance numbers were published with the demo — and we do not invent any.

Why Booting an OS Before Tape-Out Matters

The traditional ASIC schedule treats software bring-up as a post-silicon activity: tape out, wait for first silicon, then start fighting boot failures, interrupt routing bugs, and memory-map mistakes. For a high-performance out-of-order core with virtualization, that late start is expensive — hypervisor and interrupt-controller bugs found post-silicon can force a respin.

Pre-silicon FPGA prototyping moves the entire software stack onto a real, cycle-accurate hardware model months earlier. As S2C VP Ying Chen put it in the announcement: "Prototyping is no longer just a late-stage verification tool; it is where critical software and architecture decisions are proven early." For RISC-V SoC teams specifically, the highest-value target is validating custom instruction-set extensions and accelerators (Andes' ACE, the Andes Custom Extension) against full software stacks — hypervisors, schedulers, runtimes — at meaningful performance levels before committing to a mask set.

AX66 Hardware Baseline

The AX66 is the second member of Andes' high-performance AX60 series, launched in January 2025. Andes positions it as the flagship 64-bit application processor IP compliant with the RVA23 profile, targeting Linux and Android platforms from edge AI to SmartNIC/DPU and edge servers.

Component	Specification (per Andes official documentation)
Pipeline	13-stage out-of-order superscalar; 4-wide decode; 8-wide execution; 128-entry reorder buffer
Execution units	8 independent pipelines: 4 integer, 2 FP/Vector, 2 load/store
ISA	AndeStar V5; RISC-V G (IMA-FD) + C compression + B bit-manipulation + Vector (RVV 1.0) + Vector Cryptography + Hypervisor (RVH) + AIA; RVA23 profile compliant
Branch prediction	TAGE algorithm; 2-level BTB; return address stack (RAS)
Performance	>9.5 SpecINT2006/GHz (vendor estimate); >15% SpecINT2006 uplift over AX65
MMU	Sv39/Sv48; Sv39X4/Sv48X4 with hypervisor; 16/32-entry L1 ITLB/DTLB; up to 1024-entry 4-way L2 TLB; hardware page-table walker
Memory protection	PMP (16 regions) + ePMP; 16 programmable physical memory attribute (PPMA) regions
Vector	RVV 1.0, VLEN 128, dual vector ALU; Vector Cryptography extensions
Cache	64 KB private L1 I/D; up to 1 MB private L2 per core; up to 32 MB shared L3 per cluster with prefetch
Cluster / multi-cluster	SMP up to 8 cores per cluster; CHI interface for cache-coherent multi-cluster domains; IO-coherence manager for cacheless bus masters
Reliability / power	ECC or parity on SRAM arrays; StackSafe™ runtime stack-overflow detection; PowerBrake + WFI power management
Debug	RISC-V standard external debug + instruction trace

Spec status. The product page is marked Preliminary and the >9.5 SpecINT2006/GHz figure is a vendor estimate. Treat both accordingly: nothing in this demo was a shipping, benchmarked product.

The Demo Platform: AX66 on AMD Versal VP1902

S2C mapped a quad-core AX66 cluster onto a single AMD Versal Premium VP1902 FPGA inside the Prodigy S8-100 chassis. The published resource numbers are a useful reality check on what FPGA prototyping of a modern OoO core actually costs:

Demo Parameter	Value	What It Means
Core configuration	Quad-core AX66 cluster	Single 4-core cluster; CHI multi-cluster scaling exists in the IP but was not the demo scope
Target device	1× AMD Versal Premium VP1902	One large adaptive-SoC device hosts the entire cluster
Clock	60 MHz	Fabric speed, not silicon speed — orders of magnitude below a multi-GHz ASIC target; fine for functional/software validation, not for performance extrapolation
FPGA utilization	~55% of logic capacity	A 4-wide OoO core with RVV, MMU, hypervisor and AIA consumes more than half of a flagship device per cluster
Hypervisor	Linux KVM, 2 VMs	Exercises RVH, AIA, second-stage address translation end to end
AI workload	2× TinyStories 42M (Llama 2 architecture), simultaneous	Real inference across both VMs exercising the RVV datapath, MMU and cache hierarchy under OS scheduling

What Booting KVM Pre-Silicon Actually Proves

Booting a hypervisor is one of the most revealing whole-system tests you can run on a new core, because it touches almost every difficult corner of the design at once. Here is what each layer of the demo exercises, mapped to the AX66 features in Andes' documentation:

Demo Layer	AX66 Hardware Exercised
KVM loads and starts VMs	Hypervisor extension (RVH) with HS/VS/VU privilege modes; virtual supervisor mode
Two VMs run isolated	Two-stage address translation (Sv39X4/Sv48X4), hardware page-table walker, second-stage TLB behavior
VMs receive interrupts correctly	AIA: APLIC + IMSIC message-signaled interrupts, virtual interrupt delivery
VMs share the 4-core cluster	CHI cache-coherent domain, IO-coherence manager, L3 shared-cache behavior
LLM inference runs in VMs	RVV 1.0 datapath (dual vector ALU), load/store pipelines, MMU under real memory pressure
Custom extension code runs	Andes Custom Extension (ACE) path — the specific reason S2C/Andes position prototyping as an architecture-decision tool

The last row is the point of the whole exercise. A RISC-V buyer who adds ACE instructions or a co-processor accelerator to AX66 does not want to discover, after tape-out, that their kernel module deadlocks with the hypervisor or that an accelerator's DMA pattern thrashes coherence. Running those experiments on a cycle-accurate prototype turns late-stage silicon surprises into early architecture decisions.

Why TinyStories-42M Is the Right Pre-Silicon Workload

Two 42M-parameter models are obviously not a datacenter LLM benchmark — and they are not meant to be. For pre-silicon validation, the workload choice is about coverage per CPU-cycle, and TinyStories-class models are close to ideal:

Real inference, real stack. Even a 42M model runs a full transformer: tokenizer, embedding lookup, matrix-heavy decode loops, sampling. That exercises RVV vector kernels, cache allocation patterns, and MMU traffic in ways synthetic stress tests miss.
Small enough for 60 MHz. At FPGA speeds a 7B model would take hours per token. A 42M model completes whole prefill-decode cycles fast enough to validate scheduling and vector datapath behavior across thousands of iterations in a demo window.
Two VMs, two models. Running two instances simultaneously proves the interrupt, TLB, and coherence machinery holds up under concurrent tenants — the exact failure mode hypervisors exist to manage.

The kind of smoke tests such a bring-up environment supports (illustrative — not from the press release) look like this, run inside each VM on the prototype:

# confirm virtualization is live on the prototype
dmesg | grep -i kvm
lscpu                      # should enumerate 4 AX64-class RISC-V harts per VM

# vector capability check inside a VM
cat /proc/cpuinfo          # rv64, vector extension present

# run the per-VM inference job (example shape)
./llama-cli -m tinystories-42m.gguf -p "Once upon a time" -n 32

A Bring-Up Checklist for RISC-V SoC Teams

Generalizing from this demo, teams adding custom extensions to an RVA23-class core should be able to answer the following before tape-out:

Boot the full stack: firmware → bootloader → Linux → KVM → guest VM on the prototype.
Run your custom-extension kernel (ACE or your own) under an unmodified OS — illegal-instruction fallback paths included.
Stress two-stage translation with real tenants: DMA + IOMMU patterns against Sv39X4/Sv48X4.
Verify interrupt behavior under load: AIA/IMSIC delivery, virtual interrupt injection, and affinity migrations.
Check coherence corner cases: accelerator DMA vs. cached CPU data on the CHI domain; cacheless-master IO-coherence paths.
Measure with instrumentation, not intuition — but keep FPGA-cycle results clearly separated from eventual ASIC performance projections.

Ecosystem Context: The RVA23 Server Wave Needs Faster Validation Loops

The AX66 demo lands in the middle of a broader shift we have tracked on this site: RISC-V application cores are being certified against the RVA23 profile precisely so that NVIDIA CUDA (January 2026) and AMD ROCm (September 2026) head-node software stacks can run on them unchanged. Two GPU vendors have now validated the RISC-V head-node path — but both explicitly require two-plus silicon generations before a viable third server CPU emerges. Compressing each generation's schedule is where pre-silicon validation earns its keep: every hypervisor, virtualization, and custom-extension bug caught on an FPGA prototype is a respin that never happens.

It is also a snapshot of how the RISC-V IP business now competes. Andes' differentiator is not a single spec-sheet number — it is the claim that customers can make architecture decisions with running software instead of spreadsheets. S2C's Partner of the Year award is, in effect, marketing for that workflow.

Honest limitations. (1) The demo clocked 60 MHz on FPGA fabric — it validates function and software, not performance. (2) TinyStories-42M is a toy-scale model chosen for iteration speed; no throughput numbers were published and none should be inferred. (3) The AX66 product page is preliminary, and the >9.5 SpecINT2006/GHz figure is a vendor estimate. (4) Quad-core on one VP1902 at ~55% utilization also tells you the practical ceiling: multi-cluster SoCs will need multi-device prototyping partitions.

2026 年 9 月 17 日，FPGA 原型验证厂商 S2C 宣布获得晶心科技（Andes Technology）授予的 2026 年度合作伙伴奖（Partner of the Year）——比奖项本身更有分量的是随奖发布的演示：晶心旗舰级 AndesCore AX66 RISC-V 应用处理器以四核集群形态映射到一颗 AMD Versal Premium VP1902 FPGA 上，在流片之前完成 Linux KVM 双虚拟机启动，并同时运行 两个 TinyStories 42M 大语言模型。演示在 AI Infra Summit（2026 年 9 月 15–17 日，Santa Clara）的 S2C Prodigy S8-100 原型系统上完成。

本文是什么。基于 S2C/Andes 联合新闻稿与 Andes 官方 AX66 产品文档的演示技术拆解。所有硬件数据均出自这两处来源；凡属推广总结（FPGA bring-up 实践、TinyStories 背景）均已明确标注。演示未发布任何性能数据——我们也不会编造。

为什么流片前启动操作系统很重要

传统 ASIC 流程把软件 bring-up 排在流片之后：先流片，等首片回来，再逐一解决启动失败、中断路由错误与内存映射问题。对于一颗带虚拟化的高性能乱序核来说，这种滞后代价高昂——hypervisor 与中断控制器的 bug 若在流片后才暴露，往往意味着重新流片。

流片前的 FPGA 原型验证把整个软件栈提前数月搬到真实的周期精确硬件模型上。正如 S2C 副总裁 Ying Chen 所说："原型验证不再只是后端验证工具，而是关键软件与架构决策提前被证实的地方。"对 RISC-V SoC 团队而言，最高价值的目标是让自定义指令扩展与加速器（Andes Custom Extension，ACE）在完整软件栈（hypervisor、调度器、运行时）中得到验证——在交付掩膜版之前。

AX66 硬件基线

AX66 是晶心 AX60 高性能系列第二款成员，2025 年 1 月发布，定位为符合 RVA23 profile 的旗舰 64 位应用处理器 IP，覆盖从边缘 AI 到 SmartNIC/DPU、边缘服务器的 Linux 与 Android 平台。

部件	规格（据 Andes 官方文档）
流水线	13 级乱序超标量；4 宽解码；8 宽执行；128 项重排序缓冲（ROB）
执行单元	8 条独立流水线：4 整数、2 浮点/向量、2 访存
ISA	AndeStar V5；RISC-V G（IMA-FD）+ C 压缩 + B 位操作 + Vector（RVV 1.0）+ Vector Cryptography + Hypervisor（RVH）+ AIA；符合 RVA23 profile
分支预测	TAGE 算法；两级 BTB；返回地址栈（RAS）
性能	>9.5 SpecINT2006/GHz（厂商估计）；SpecINT2006 较 AX65 提升 >15%
MMU	Sv39/Sv48；hypervisor 下 Sv39X4/Sv48X4；16/32 项 L1 ITLB/DTLB；最多 1024 项 4 路 L2 TLB；硬件页表遍历
内存保护	PMP（16 区域）+ ePMP；16 个可编程物理内存属性（PPMA）区域
向量	RVV 1.0，VLEN 128，双向量 ALU；向量加密扩展
缓存	64 KB 私有 L1 I/D；每核最多 1 MB 私有 L2；每集群最多 32 MB 共享 L3（带预取）
集群 / 多集群	每集群 SMP 最多 8 核；CHI 接口实现多集群缓存一致性；面向无缓存主设备的 IO 一致性管理器
可靠性 / 功耗	SRAM 阵列 ECC 或奇偶校验；StackSafe™ 运行时栈溢出检测；PowerBrake + WFI 电源管理
调试	RISC-V 标准外部调试 + 指令追踪

规格状态。产品页标注 Preliminary，>9.5 SpecINT2006/GHz 为厂商估计值。两者都应谨慎对待：本次演示不是已量产、跑过分的产品。

演示平台：AMD Versal VP1902 上的 AX66

S2C 将四核 AX66 集群映射到 Prodigy S8-100 机箱内的单颗 AMD Versal Premium VP1902 FPGA。公布的资源占用数字是对"在现代乱序核上做 FPGA 原型验证究竟要花多少资源"的直观注脚：

演示参数	数值	含义
核配置	四核 AX66 集群	单个 4 核集群；IP 具备 CHI 多集群扩展能力，但不在本次演示范围内
目标器件	1× AMD Versal Premium VP1902	一颗大型自适应 SoC 承载整个集群
时钟	60 MHz	这是 FPGA 布线速度而非 ASIC 速度——比多 GHz 目标低几个数量级；足以做功能与软件验证，不能外推性能
FPGA 利用率	约 55% 逻辑容量	一个 4 宽乱序核（含 RVV、MMU、hypervisor、AIA）单集群就吃掉旗舰器件一半以上的逻辑
Hypervisor	Linux KVM，2 台 VM	端到端验证 RVH、AIA 与二阶段地址转换
AI 负载	2× TinyStories 42M（Llama 2 架构），同时运行	真实推理横跨两台 VM，在 OS 调度下压测 RVV 数据通路、MMU 与缓存层级

流片前启动 KVM 到底证明了什么

在新核上启动 hypervisor 是最有信息量的整机测试之一，因为它同时触及设计中最难的每个角落。下表把演示的每一层映射到 Andes 文档中对应的 AX66 特性：

演示层	验证的 AX66 硬件
KVM 加载并启动 VM	Hypervisor 扩展（RVH）的 HS/VS/VU 特权模式；虚拟监督模式
两台 VM 相互隔离	二阶段地址转换（Sv39X4/Sv48X4）、硬件页表遍历、二阶段 TLB 行为
VM 中断正确送达	AIA：APLIC + IMSIC 消息信号中断、虚拟中断注入
VM 共享 4 核集群	CHI 缓存一致性域、IO 一致性管理器、L3 共享缓存行为
VM 内运行 LLM 推理	RVV 1.0 数据通路（双向量 ALU）、访存流水线、真实内存压力下的 MMU
自定义扩展代码运行	Andes Custom Extension（ACE）通路——S2C/Andes 把原型验证定位为架构决策工具的核心原因

最后一行是整个演示的意义所在。给 AX66 添加 ACE 指令或协处理器加速器的买家，绝不希望流片之后才发现自己的内核模块与 hypervisor 死锁、或加速器的 DMA 访问模式破坏一致性。在周期精确的原型上跑这些实验，把流片后的意外提前变成架构期的决策。

为什么 TinyStories-42M 是合适的流片前负载

两个 42M 参数模型显然不是数据中心级 LLM 基准——它们也不打算成为。流片前验证的负载选择标准是单位 CPU 周期的覆盖率，TinyStories 量级的模型接近理想：

真实推理、真实栈。哪怕 42M 模型也要跑完整 transformer：分词、embedding 查表、矩阵密集的解码循环、采样。这比合成压力测试更能覆盖 RVV 向量核、缓存分配模式与 MMU 流量。
60 MHz 下足够小。在 FPGA 速度上跑 7B 模型，一个 token 要等几小时；42M 模型能在一个演示窗口内完成足够多的 prefill-decode 循环，验证调度与向量通路行为。
两台 VM、两个模型。同时运行两个实例，证明中断、TLB 与一致性机制在多租户并发下依然成立——这正是 hypervisor 存在的意义。

这类 bring-up 环境支持的冒烟测试（示意——非新闻稿内容）大致如下，在原型上的每台 VM 内执行：

# 确认原型上虚拟化已生效
dmesg | grep -i kvm
lscpu                      # 每台 VM 应枚举出 4 个 AX64 级 RISC-V hart

# 在 VM 内检查向量能力
cat /proc/cpuinfo          # rv64，vector 扩展存在

# 运行每台 VM 的推理任务（示例形态）
./llama-cli -m tinystories-42m.gguf -p "Once upon a time" -n 32

给 RISC-V SoC 团队的 bring-up 检查单

从本演示推广开来，给 RVA23 级核添加自定义扩展的团队应当在流片前回答以下问题：

启动完整栈：固件 → bootloader → Linux → KVM → 客户机 VM，全在原型上跑通。
在未修改的 OS 下运行自定义扩展内核（ACE 或自研）——包括非法指令回退路径。
二阶段转换加真实压力：DMA + IOMMU 模式对打 Sv39X4/Sv48X4。
负载下验证中断：AIA/IMSIC 送达、虚拟中断注入、亲和性迁移。
排查一致性边界：加速器 DMA 对 CHI 域内缓存数据；无缓存主设备的 IO 一致性通路。
用仪器说话，不靠直觉——但要把 FPGA 周期结果与 ASIC 性能预估严格分开。

生态背景：RVA23 服务器浪潮需要更快的验证闭环

AX66 演示恰好落在本站持续跟踪的大趋势中央：RISC-V 应用核纷纷通过 RVA23 profile 认证，正是为了让 NVIDIA CUDA（2026 年 1 月）与 AMD ROCm（2026 年 9 月）的头节点软件栈可以不经修改地运行。两家 GPU 厂商已经验证了 RISC-V 头节点路径——但两者都明确需要两代以上硅片才能出现可行的第三种服务器 CPU。压缩每一代的周期，正是流片前验证的价值所在：每一个在 FPGA 原型上抓住的 hypervisor、虚拟化或自定义扩展 bug，都是一次没有发生的重流。

这也是 RISC-V IP 商业竞争方式的缩影。Andes 的差异化不在于某个规格数字，而在于"客户可以带着运行中的软件做架构决策，而不是对着表格推演"。S2C 的年度合作伙伴奖，本质上是在为这套工作流做广告。

诚实的限制。（1）演示时钟为 FPGA 布线上的 60 MHz——验证的是功能与软件，不是性能。（2）TinyStories-42M 是为迭代速度选择的玩具级模型；未发布任何吞吐数据，也不应推断。（3）AX66 产品页为 preliminary 状态，>9.5 SpecINT2006/GHz 为厂商估计。（4）单颗 VP1902 装下四核已用 ~55% 资源，也揭示了现实上限：多集群 SoC 需要多器件原型分区。

Краткое резюме (RU)

17 сентября 2026 года S2C получила от Andes Technology награду «Партнёр года — 2026» и показала на AI Infra Summit (15–17 сентября, Санта-Клара) pre-silicon демо флагманского ядра AndesCore AX66: четырёхъядерный кластер на одной FPGA AMD Versal Premium VP1902 в системе S2C Prodigy S8-100 (60 МГц, ~55% логики). На прототипе загружается Linux KVM с двумя виртуальными машинами и одновременно работают две модели TinyStories 42M (архитектура Llama 2). AX66 — 13-стадийное внеочередное 4-широкое ядро RVA23 с RVV 1.0, Vector Crypto, гипервизором (RVH), AIA и CHI-когерентностью; цель — проверка пользовательских расширений (ACE) и ускорителей с полным программным стеком до Tape-Out. Источники: пресс-релиз Andes/S2C, официальная страница AX66.

Resumen (ES)

El 17 de septiembre de 2026, S2C fue nombrada Socio del Año 2026 por Andes Technology y lo celebró con una demo pre-silicio en el AI Infra Summit (15–17 de septiembre, Santa Clara): el núcleo insignia AndesCore AX66 mapeado como clúster de cuatro núcleos en una sola FPGA AMD Versal Premium VP1902 dentro del sistema S2C Prodigy S8-100 (60 MHz, ~55% de la lógica). El prototipo arranca Linux KVM con dos máquinas virtuales y ejecuta dos modelos TinyStories 42M (arquitectura Llama 2) simultáneamente. El AX66 es un núcleo RVA23 fuera de orden de 13 etapas y 4 anchos de decodificación con RVV 1.0, Vector Crypto, hipervisor (RVH), AIA y coherencia CHI; el objetivo es validar extensiones personalizadas (ACE) y aceleradores con el stack completo antes del tape-out. Fuentes: nota de prensa conjunta Andes/S2C y página oficial del AX66.

Résumé (FR)

Le 17 septembre 2026, S2C a été nommée Partenaire de l'Année 2026 par Andes Technology, accompagnée d'une démo pré-silicium présentée à l'AI Infra Summit (15–17 septembre, Santa Clara) : le cœur applicatif AndesCore AX66, mappé en cluster quadri-cœur sur une seule FPGA AMD Versal Premium VP1902 dans le système S2C Prodigy S8-100 (60 MHz, ~55 % de la logique). Le prototype démarre Linux KVM avec deux machines virtuelles et exécute simultanément deux modèles TinyStories 42M (architecture Llama 2). L'AX66 est un cœur RVA23 hors d'ordre 13 étages / 4-wide avec RVV 1.0, Vector Crypto, hyperviseur (RVH), AIA et cohérence CHI ; l'objectif est de valider les extensions personnalisées (ACE) et les accélérateurs avec la pile logicielle complète avant le tape-out. Sources : communiqué conjoint Andes/S2C et page produit officielle AX66.

Zusammenfassung (DE)

Am 17. September 2026 wurde S2C von Andes Technology zum Partner des Jahres 2026 ernannt und präsentierte dazu auf dem AI Infra Summit (15.–17. September, Santa Clara) eine Pre-Silicon-Demo: Die Flaggschiff-CPU AndesCore AX66 wurde als Quad-Core-Cluster auf einer einzigen AMD Versal Premium VP1902 im S2C-System Prodigy S8-100 abgebildet (60 MHz, ~55 % Logikauslastung). Auf dem Prototyp bootet Linux KVM mit zwei virtuellen Maschinen, und gleichzeitig laufen zwei TinyStories-42M-Modelle (Llama-2-Architektur). Der AX66 ist eine RVA23-konforme Out-of-Order-CPU mit 13 Stufen, 4-wide Decode, RVV 1.0, Vector Crypto, Hypervisor (RVH), AIA und CHI-Kohärenz; Ziel ist die Validierung kundenspezifischer Erweiterungen (ACE) und Beschleuniger mit dem kompletten Software-Stack vor dem Tape-Out. Quellen: gemeinsame Pressemitteilung Andes/S2C und offizielle AX66-Produktseite.

خلاصه (FA)

در ۱۷ سپتامبر ۲۰۲۶ شرکت S2C از سوی Andes Technology به‌عنوان شریک سال ۲۰۲۶ برگزیده شد و در AI Infra Summit (۱۵–۱۷ سپتامبر، سانتا کلارا) دموی پیش‌ازتولید سیلیکون هسته پرچم‌دار AndesCore AX66 را نمایش داد: خوشه چهارهسته‌ای روی یک تراشه FPGA امد ورسال پریمیوم VP1902 در سامانه S2C Prodigy S8-100 (۶۰ مگاهرتز، حدود ۵۵٪ ظرفیت منطقی). روی این پروتوتایپ، لینوکس KVM با دو ماشین مجازی بوت می‌شود و هم‌زمان دو مدل TinyStories 42M (معماری Llama 2) اجرا می‌گردد. AX66 هسته‌ای خارج‌ازترتیب ۱۳ مرحله‌ای با رمزگشایی ۴-عریض و سازگار با RVA23 است که RVV 1.0، Vector Crypto، هایپروایزر (RVH)، AIA و انسجام CHI را پشتیبانی می‌کند؛ هدف، اعتبارسنجی افزونه‌های سفارشی (ACE) و شتاب‌دهنده‌ها با پشته نرم‌افزاری کامل پیش از Tape-Out است. منابع: بیانیه مطبوعاتی مشترک Andes/S2C و صفحه رسمی محصول AX66.

Sources / 参考来源

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